全球半导体产业正从旷日持久的竞速赛，转向以创新为核心的全新范式。在这场革命中，Chiplet（小芯片）技术来到了聚光灯下，它主张将复杂系统分解为模块化的小芯片，通过先进封装技术进行异构集成，从而开辟了一条通往更高性能密度的路径。

随着设计复杂度指数级增长，Chiplet技术要求EDA软件、IP供应商、晶圆厂和封装厂之间达成深度协同。因此，Chiplet技术的兴起，本质上是一场围绕“系统级最优化”的生态革新。在此背景下，作为芯片设计的基石，EDA软件的角色与能力亟需进化。产业界需要的不仅仅只是单点工具创新，而是能够应对系统性难题的整体解决方案。

系统级协同

穿越迷雾的“指南针”

传统设计流程遵循“先芯片、后封装、再板级”的线性思维，难以在早期进行跨领域权衡。一个在芯片层面看似完美的决策，很可能在封装或系统层面引发难以预计的后果。唯有突破这种藩篱，才能从全局高度真正释放Chiplet的潜力。

面对复杂交织的系统级难题，任何单点工具的优化都显得杯水车薪。西门子EDA的整个设计流程基于系统技术协同优化（STCO）的理念，贯穿整个3D IC的设计、验证和制造全流程，追求系统层面的整体优化。

--王志宏

西门子EDA IC 封装产品客户技术经理

西门子EDA为Chiplet设计提供从架构规划到签核验证的全流程方案：

系统架构设计环节

Innovator3D IC™ Integrator（i3DI）可以构建含小芯片、中介层、基板及PCB的3D数字孪生，支持早期架构探索与预仿真评估。

逻辑验证环节

Veloce CS融合硬件仿真加速、企业原型与软件原型，在开发初期快速迭代。

物理设计环节

芯片层用Aprisa™/Tanner™布局布线，系统层有PCB layout和Innovator3D IC Layout（i3DL），其中i3DL能够高效处理2.5D/3D结构中复杂的中介层和基板设计。

物理验证环节

Calibre®平台把单芯片“黄金”DRC/LVS标准延伸至多芯片与3D堆叠。

物理测试环节

Tessent™平台覆盖多芯片及3D结构，提供全面测试方案，保障系统可靠性。

值得一提的是，针对2.5D/3D IC设计中的电-热-力多物理场耦合挑战，西门子EDA提供了一套完整的闭环分析解决方案。该方案覆盖信号与电源完整性、热分析和机械应力分析三大关键环节：

信号与电源完整性

通过芯片级工具Calibre mPower与系统级工具HyperLynx™ SI/PI进行电学验证。

热分析

利用Calibre 3DThermal实现全流程自动化建模，执行高效率、高精度的热分析。

机械应力分析

并借助Calibre 3DStress对热-机械应力及翘曲进行晶体管级精确分析

这一流程能够有效模拟“功耗生热、热致形变、应力影响电性”的复杂相互作用，帮助设计者在统一环境中进行协同优化，从而确保系统在性能与可靠性方面同时满足严苛要求。

通过STCO理念与全流程工具支撑，西门子EDA为行业提供了穿越Chiplet迷雾的“指南针”，不仅指引设计者从容应对局部挑战，更带领他们走向系统级高效能的广阔前景。

协同制造端

赋能 Chiplet 演进

先进封装技术是Chiplet从概念走向现实的钥匙，封装工艺的每一次迭代，都直接推动Chiplet架构向更高效、更复杂、更经济的方向演进。在这一过程中，EDA工具能否提前响应制造端的需求尤为关键。

西门子EDA深刻理解工具的先进性必须建立在与制造端的高度协同基础之上。因此，在工具正式发布之前，我们就已与晶圆厂和封测厂展开深度合作，确保交付至芯片设计公司手中的工具链是与目标制造工艺同步就绪的成熟解决方案。

--王志宏

西门子EDA IC 封装产品客户技术经理

作为台积电（TSMC）3D Fabric联盟创始成员，西门子EDA直接参与制定相关设计流程与标准，工具链适配TSMC先进封装工艺。此外，西门子EDA支持台积电提出的3Dblox开放标准，该标准能够统一描述Die-to-Package全层级设计行为与规格，相关工具链已获官方认证。

在具体合作中，西门子为台积电3D Fabric技术提供经认证的自动化设计流程，即基于西门子先进的封装集成解决方案，提供经过认证的台积电 InFO封装技术自动化工作流程。该自动化设计流程由Innovator 3D IC Integrator的异构集成座舱功能提供支持，包括 Innovator3D IC Layout（i3DL）（该软件原名为Xpedition Package Designer，于2025年10月正式更名）、HyperLynx DRC 和 Calibre nmDRC软件这些在半导体封装设计领域的前沿技术，能够为客户提供多样化的设计途径，有效应对设计过程中持续上升的时间压力和设计复杂度。

除了与台积电的合作，西门子EDA还与日月光（ASE）协作完成封装设计套件（ADK）的开发，帮助客户进行日月光扇出型封装和2.5D中介层线路MEOL的设计。通过采用西门子EDA Xpedition基板集成软件和Calibre 3DSTACK技术，并整合日月光设计流程（SiP-id）这一共同开发流程，可以减少2.5D/3D IC和FOCoS的封装规划和验证周期，在每一次设计周期中大约可以减少30%到50%的设计开发时间。

多维并举

助推 Chiplet 生态

除了系统级协同、制造端赋能外，西门子EDA更是多维并举，深度参与并推动Chiplet生态体系的构建。公司不仅是技术的提供者，更致力于成为产业互联的关键节点，从标准制定、产业联动到学术共研，全面夯实Chiplet从设计到制造的技术基础。

西门子EDA积极参与开放计算项目（Open Compute Project，OCP）所推动的Chiplet行业标准制定工作。依托OCP的开放式合作机制，产业链上下游企业共同参与到标准建设中。作为EDA领域的代表，西门子EDA深入参与了Chiplet应用中所涉及的关键工具与相关规范的标准建立，从源头上推动产业实现高效、有序的发展。

为确保其工具链能够精准响应快速迭代的制造工艺，西门子EDA构建了常态化的产业协同机制。

在客户端，西门子EDA产品团队与全球领先的IC设计公司保持着定期的深度技术交流，能够深入洞察未来工具的功能需求，确保解决方案紧贴一线设计痛点。在制造端，我们与全球主要晶圆厂和封测厂建立了紧密的技术合作渠道，提前了解制造工艺在量产前需要准备的关键要素，并据此在产品发展上进行前瞻布局。

--王志宏

西门子EDA IC 封装产品客户技术经理

此外，面对Chiplet技术带来的长远挑战，西门子EDA高度重视与学术界和研究机构的合作。公司通过直接合作或授权代理商模式，与全球多所知名大学及科研机构建立了定期合作机制，开展工具协作与技术研讨，掌握未来技术发展趋势，从而确保自身工具能够应对未来挑战。

在Chiplet技术浪潮重塑半导体产业格局的关键时期，西门子EDA通过系统级协同、制造端赋能与生态化共建的多维战略，为这项复杂技术的商业化落地提供了坚实支撑。这不仅体现了其作为行业先行者的远见，更旨在系统性地确保其工具链在Chiplet技术进入大规模应用阶段时，助力全球半导体产业高效迈入异质集成的崭新阶段。